听说Latch可以高效修hold违例(Timing borrowing及其应用)

听说Latch可以高效修hold违例(Timing borrowing及其应用)

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我们假定时钟周期为 10ns,clock skew 和 library setup time,library hold time 均为 0,图 1 中所示为一个简单的电路示意图。我们以 F1 到 F2 这条 timing path 为例,寄存器 F1 在 T=0 时刻获得数据,寄存器 F2 在一个时钟 cycle 后进行数据采集。如果前一级的数据在 T>10ns 时刻到达寄存器 F2,则存在 setup 违例。

图 1 简单电路图

现在我们将寄存器 F2 替换成锁存器 L2(Latch),如图 2 所示。此时如果前一级 F1 的数据在 T>10ns 时刻到达寄存器 F2,setup 是否还存在 setup violation?

图 2 寄存器 F2 替换成 Latch L2 后的电路图

我们知道 Latch 和触发器最大不同的地方在于,触发器是边沿 edge 触发,而锁存器是电平触发(敏感)。对于高电平有效的 Latch 来说,在 Opening edge 和 Closing edge 之间都是透明的。数据在 opening edge 之前到达,setup slack 大于 0,数据在 opening edge 和 closing edge 之间到达,setup slack 等于 0。只有当数据在 closing edge 之后到达,才会有 setup violation。

图 3 Latch Timing Violation Window

假设 F1 的数据在 T=12ns 时刻到达 L2,由于在 t=10ns 时刻前一级的数据还没有 ready,Latch 还采集不到数据。但是由于锁存器在 10ns—15ns 期间是透明,因此 F1 的数据可以晚到一些,此时需要借用下一个 cycle 2ns 的时间。具体可以画波形图,非常清晰,波形图必须会自己画哦。这个就是 Timing borrowing 的概念(也称为 cycle stealing)。

显然,改进后电路的性能有一个较大的提升。

其实在数字 IC 设计中,我们常常见到的是下面这个电路,如图 4 所示。值得注意的是 LatchB 是低电平有效的。

图 4 典型电路结构

对应的波形图如图 5 所示。从图中可以看出,当 RegA 的数据在 T=10ns 之前到达锁存器 B,setup 都是 meet 的(因为可以借用半个 cycle 的 timing)。对于 RegA 到 LatchB 之间的 Hold check 如往常一样。

对于图 4 中的电路,如果我们假设 RegA 和 RegC 的驱动时钟是不一样的 (Func 模式下),即分别被两个不同的时钟驱动,这两个寄存器是不需要做 balance 的。那么在 Test mode 下,寄存器 A 和寄存器 C 之间可能存在比较大的 hold violation(两个 clock latency 差异较大)。

为了解决这种 hold violation,我们在 RegA 和 RegC 之间插了一个低电平有效的 LatchB(通常我们所说的 Lockup Latch)。在 LatchB 到 RegC 进行 hold check 时,RegC 对应的 capture edge 直接提前了半个周期,从而大大改善了 hold 违例问题。看到这里,有的人可能会觉得那 LatchB 到 RegC 的 setup 是否更紧了?其实不用怕,为什么?(test mode 下 clock 频率比较低)

图 5 setup 和 hold check 波形图

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